|
K&D_550_
K&D_554.htm
для группы 554 от 16.5.03
Практикум
по курсу Контроль и диагностика ЭВМ
преподаватели
кафедры ИПМ находятся в комн.366
Cодержание
Введение
Лаба
1 Описание схемы и верификация проекта
Лаба
2 Троичное моделирование - анализ переходов
Лаба
3 П-алгоритм – метод анализа схем
Лаба
4 Проектирование теста по кубическим покрытиям
Лаба
5 Ознакомление с Tw-CAD и со стандартом
тестопригодного проектирования JTAG
Лаба
6 Тестовое обеспечение и
тестопригодное проектирование в Tw-CAD
о чем речь
общий план
проведения работ по 4 вариантам схемы
подробности
выполнения проектных работ с 4 вариантами схемы
Введение
Цель курса
обучитьcя применению
САПР для верификации логических схем
обучитьcя применению
САПР для тестопригодного проектирования схем и
тестов
понять состояние и
тенденции развития изучаемой отрасли
познакомиться с
международным стандартом тестопригодного
проектирования
Обучаясь, люди
- создают, отлаживают, помещают в
библиотеку простенькую комбинационную схему
- знакомятся с методами
моделирования, анализа схем и проектировани
тестов
- выполняют проектные работы и
исследуют тестопригодность нескольких
вариантов схемы, используя систему
автоматизации проектирования (САПР) Tw-CAD
- знакомятся со стандартом
тестопригодного проектирования, использу
обучалку TEXAS INSTRUMENTS
- формируют комплексный отчет,
который выносится на зачет
Обзор используемого
программного обеспечения в среде DOS:
- процедура PIMIT помогает
создать описания схемы в 2 форматах PCAD и Tw-CAD
- t
и f - это простенькие
студенческие программы моделировани
комбинационных схем, использующие формат схемы
из PCAD
- Tw-CAD
- это САПР тестового
обеспечения, написана на кафедре ИПМ ЛИТМО,
реализует набор проектных работ выполняемых в
пакетном режиме
- SCANED
- это обучалка по JTAG (in English)
от фирмы TEXAS INSTRUMENTS, имеет развитый сервис и
графику
Лаба 1 Описание
схемы и верификация проекта методом двоичного
моделирования
О чем речь. Здесь
Вы работаете с простенькой комбинационной
схемой, создаете ее и проверяете получилось ли
это, используя моделирование.
По предложенному
кубическому покрытию спроектировать логическую
схему на двухвходовых вентилях заданного базиса.
Пронумеровав вентили, по шаблону "cxema.ank"
составить описание своей схемы имя.ank и,
используя процедуру PIMIT.bat, проверить его (см.
ошибки в листинге имя.prn); когда ошибки исчезнут,
пройдет ретрансляция
Выполнить верификацию
проекта методом двоичного моделирования,
иначе говоря, показать, что схема действительно
реализует заданную булеву функцию:
В отчете привести
формулы для построения схемы, рисунок и описани
схемы в виде:
имя.ank -
исходный файл для ретрансляции
имя.cmp - файл
для программы моделирования от CXEMA (формат PCAD)
имя.rd1 - файл
для САПТ Tw-CAD
привести карту Карно,
результаты моделирования и схему с ручным
прогоном на одном из наборов заданного покрытия
Используемые
программы:
- PIMIT.bat
– процедура, содержаща
текстовый редактор ME с двумя окнами (для описани имя.ank
и для вывода листинга имя.prn ) и ретранслятор CXEMA.exe
- t
- программа двоичного
моделирования
В порядке
ознакомления – возможно моделирование в
Tw-CAD.
Лаба 2 Троичное
моделирование - анализ переходов
О чем речь.
Исследуется поведение схемы в переходном
процессе, в том числе состязания сигналов и
явление статического риска сбоя.
Используя метод троичного
моделирования, проанализировать поведение
схемы в переходном процессе, подобрав по карте
Карно такие примеры:
2 перехода, свободных
от риска сбоя
2 перехода с
функциональным риском сбоя, который можно обойти
2 цепочки без
риска сбоя в обход функционального риска сбоя,
указанного в пункте (2)
2 перехода с
функциональным риском сбоя, который нельз обойти
(если таковые имеются)
2 перехода с
логическим риском сбоя
1 переход в измененной
схеме, где избавились от логического риска сбоя
Примечание: если
логического риска сбоя в исходной схеме нет, то,
наоборот, измените схему так,чтоб он появился
Указания: Выбирайте
для моделирования только полностью определенные
наборы, соответствующие клеткам карты Карно,
обозначая их для удобства буквами А B C D..
Логические риски ищите только в заданном
покрытии (в инверсном его просто нет).
В отчете приведите
карту Карно с указанием переходов, на которых
выполнялось моделирование, а также сами
результаты моделирования с разъяснениями.
Вручную троично промоделируйте переход с
логическим риском сбоя; промоделировать дважды -
для исходной и измененной схемы. Поясните
механизм появления риска сбоя и его исчезновение
при изменении схемы.
Используемые
программы: t.exe в режиме троичного
моделирования
Лаба 3 П-алгоритм
– метод анализа схем
О чем речь. О
формальном методе анализа схем, позволяющем
по схеме восстановить реализованное в ней
кубическое покрытие.
Построить вручную
эквивалентное дерево, а затем эквивалентное
кубическое покрытие (ЭКП) в том значении, что
указано в исходном задании. ЭКП должно совпасть с
результатом автоматического построения по Tw-CAD, а
после пересечения эквивалентных координат – и с
покрытием в исходном задании.
В отчете -
эквивалентное дерево и таблица построени
покрытия по П-алгоритму.
Используемые
программы из Tw-CAD:
работа Pialg -
П-алгоритм, только кубы без противоречий,
работа P -
П-алгоритм, все кубы, включая противоречивые.
В качестве совета:
Если кубов в покрытии десятки, то это повод
задуматься насколько хорошо Вы реализовали
схему?
Будет туго, если
кубов слишком много!
Лаба 4 Проектирование
теста для комбинационной схемы по кубическим
покрытиям
О чем речь. Как
формальным способом создать тест и как оценить
его качество, как проверить свои выкладки по
построению теста.
Предварительно надо,
используя программу анализа полноты теста под
названием F, проанализировать полноту
тривиального исчерпывающего теста из 16 наборов,
чтоб узнать непроверяемые, помеченные
“минусом” неисправности - для них нельз
построить тестовые наборы! Для них будут
неприятности, перебор..
В качестве совета: “много
минусов” - косвенное свидетельство плохой
реализации!
Затем по эквивалентным
кубическим покрытиям, построенным в
лаб.3 надо спроектировать вручную тест для
активизации каждого пути в значениях 0 и 1. Этот
тест достаточен для контроля одиночных
константных существенных неисправностей,
что надо подтвердить методом моделировани
неисправностей,
используя программу анализа полноты теста под
названием F.
Если появились новые, помеченные “минусом”
неисправности, то, скорее всего, Вы где-то
ошиблись в выкладках!
Указание: нет
необходимости активизировать пути всеми парами
кубов!
В отчете привести
выкладки по построению теста и результаты
анализа полноты тривиального теста и теста,
спроектированного Вами. Пояснить: почему непроверяемы
оставшиеся, помеченные “минусом” неисправности (если таковые
имеются). Показать на схеме удачную попытку
активизации пути для любой неисправности с
указанием промоделированных значений для
исправной схемы и схемы с задуманной
неисправностью. Для одной из непроверяемых
неисправностей показать неудавшуюся попытку
активизации пути в схеме.
Используемые
программы: программа F для анализа качества
теста.
В порядке
ознакомления:
ModLSI-модель
схемы
ModLSI, TestMan - для анализа теста,
написанного вручную, выполнять
ModLSI, TEST -генерация теста - сравнить с
ручным тестом
Лаба 5 Возможности
Tw-CAD, стандарт тестопригодного проектировани
JTAG
О чем речь.
Ознакомиться с проблемами
генерации тестов на серии готовых демопримеров l:/lang/zvp/tw/hlp/demo/demo*.rd1
описание
возникающих проблем по демопримерам в l:/lang/zvp/tw/hlp/demo/demo*.hlp
изучить стандарт
тестопригодного проектирования JTAG в режиме
подсказки.
В l:/lang/zvp/scaned/JTAG.txt находитс текст праймера
фирмы Texas Instruments, переведенный на
русский язык
Используемые
программы
Указание:
выгоняйте всех, в том числе NC,VC,DN..- SCANED хочет
512кб RAM от DOS!
В отчете
- пояснить проблемы
тестопригодного проектирования и связать
прогноз проблем с оценками управляемости и
наблюдаемости,
- показать как бы выглядела Ваша
схема из лабы 6 с 16-разрядным регистром,
нагруженным на 3 Ваших подсхемы, и как бы
выглядели ее модули в варианте с элементами
JTAG-структуры,
- показать 1 набор теста подсхемы
S2, адаптированный к схеме через тестовый порт по
пути
TDI->Boundary_Scan_Path ->
S2 -> Boundary_Scan_Path->TDO
Запишите какие
JTAG-команды должны быть загружены в микросхемы
Вашей схемы:
Лаба 6 Тестовое
обеспечение и тестопригодное проектирование
О чем речь.
Здесь Вы исследуете тестопригодность и
проектируете тесты, работая в Tw-CAD с более сложной
схемой, в которой 16-разрядный сдвиговый регистр
является источником сигналов для 3 экземпляров
Вашей комбинационной схемы.
16-разрядный сдвиговый
регистр собран из четырех 4-х разрядных микросхем
(ИС)155ИР1. ИС
155ИР1-это универсальный регистр, который работает
с данными в 2 режимах:
либо сдвигает
данные последовательно поступающие с входа DL,
по c1 (при PE=0,c2=1)
либо
параллельно заносит данные с четырех D-входов
микросхемы по c2 (при PE=1,c1=1).
ИС 155ИР1 используется в
исходной схеме только в режиме сдвига, из-за чего
тесты получаются длинными. На практике проблему
длинных тестов, а главное непомерно больших
затрат на их проектирование решают добавлением
оборудования для упрощения тестирования.
Представленные схемы достаточно просты, поэтому
для них проблематична только длина теста.
Применимы 2 подхода, упрощающие тестирование:
- Ad-hoc–“изменения по
месту” с минимумом дополнительного
оборудования по рекомендациям Tw-CAD. Ввиду единой
структуры схемы в заданиях Tw-CAD рекомендует
единообразно для всех заданий точку
дополнительного управления, как бы разрезающую
сдвиговый регистр на две части. Различие лишь в
местоположении точки в схемах по разным
заданиям. Для реализации точки придетс
использовать микросхему 155ИР1 в полном объеме -
как универсальный регистр. С этой целью входы PE,c2,D
рекомендованной к изменению ИС делают
независимыми и выносят на разъем, причем из 4
параллельных D-входов выносят на разъем
только один. Он соответствует разряду, на выходе
которого рекомендовано ввести точку
дополнительного управления.
- Согласно стандарту
тестопригодного проектирования JTAG в режиме
тестирования схема разваливается на отдельные
микросхемы, тестируемые независимо друг от друга
на заранее известных тестах этих микросхем (либо
на тестах, спроектированных отдельно для каждой
микросхемы, как и предлагается сделать в
задании).
ОБЩИЙ ПЛАН
РАБОТ для лаб. 6. Как проектировщик, использу
Tw-CAD, выполните следующее:
- при помощи работы Module
поместите в библиотеку demo.bet свою ранее
отлаженную схему, которая станет модулем и будет
трижды применена в схеме;
- создайте описания 4 вариантов
схемы, дав каждой свое имя, постройте модели
базовый вар. 1
- исходная схема, созданная по номеру задания,
- как соединить Ваши 3 схемы с регистром в
зависимости от варианта задания? - см. разъяснение!
Последующие три варианта - это модификации
базового варианта
(вар.1)=>(вар. 2) –схема для верификации -на
разъем добавить 16 выходов с регистр для того,
чтобы провести верификацию
(вар.1)=>(вар.
3) –схема, измененная по рекомендациям
Tw-CAD для сокращения длины теста. Указание по
реализации тестопригодного изменения:
вспомните, что ИС 155ИР1 - это универсальный
регистр, который может не только сдвигать, но и
заносить данные параллельно через D-входы. Надо в
рекомендованном для разреза разряде,
задействовать D-вход регистра и вынести его на
разъем. Чтобы параллельное занесение стало
возможным, надо у в изменяемой секции вывести на
разъем вход управления 6/regim и вход
синхронизации для занесения 8/с2
(вар.1)=>(вар.
4) -схема в стиле JTAG , развалившаяся на
составные части в режиме тестирования. В конец
описания добавляется единственная строчки вида
RT:
все_16_цепей,_связанных_с_выходами_регистра
(по этому указанию Tw-CAD сама автоматически
разорвет все цепи между регистром и схемами s1,s2,s3,
рассыпав схему в набор отдельных микросхем со
своими независимыми входами и выходами)
для вар. 2
спроектируйте тест верификации автоматически,
выведите его и по аналогии создайте вручную и
промоделируйте последовательности,
обеспечивающие на входах схемы S2 появление кубов
покрытия из задания
сравните
тестопригодность схем вариантов 1,3,4 по
оценкам управляемости, наблюдаемости и
тестоприггодности, рассмотрите прогноз качества
теста
спроектируйте
тест контроля оборудования для вариантов 1,3,4 и сравните полученные тесты
по качеству и длине
Кратко о работах Tw-CAD
см. в разделе О некоторых проектных работах Tw-CAD, детали - в помощи к Tw-CAD.
ПОДРОБНОСТИ
выполнения проектных работ с 4 вариантами
схемы. Исследуйте различающиеся по
тестопригодности варианты 1,3,4 сложной схемы, для
чего сделайте прогноз проблем по оценкам
управляемости и наблюдаемости, а затем
автоматически постройте тест контрол
оборудования и подтвердите факт сокращени длины
теста и упрощения проблем тестирования
Проектные работы для для
исходной схемы - см. разъяснение:
Testable –
оценка тестопригодности по ранее построенной
модели, выполняется, если в MODLSI рекомендаций не последовало (так
бывает, если схема слишком проста)
Test -
автоматическая генерация теста
OutTest - вывод теста
для просмотра
TestMan – только в
случае, если тест не полон, и есть необходимость
пополнить его сегментами, написанными вручную
Проектные
работы для вар. 2 с целью
проведения верификации
проекта
MODLSI - модель схемы
OutLib - заготовка
болванки теста в выходном файле имя.rd3 (не
бойтесь сообщения о том, что теста еще нет).
Затем вручную запишите в файле имя.rd3 тест из 4 сегментов в указанном
формате. Каждый куб превратите в сегмент теста из
нескольких наборов, последовательно загружающих
значения 4 входных переменных подсхемы S2 в нужные
разряды регистра
VeriSim –
верификация при помощи моделирования; на
последнем наборе сегмента должна сработать
подсхема S2, в чем надо убедиться, сравнив
полученную реакцию для подсхемы S2 с задуманной
реакцией на соответствующем выходе схемы.
Проектные
работы для вар. 3 с целью
соокращения теста по длине
MODLSI-модель
схемы
Test-генераци
теста
OutTest-вывод
теста
Проектные
работы для вар.4 с целью радикальноного упрощени
тестирования.
ModLSI-модель схемы
TEST-генераци теста
OutTest-вывод теста
В отчете:
- приведите базовую
схему (1)
- приведите схему, измененную в соответствии с рекомендциями
- сравните три варианта схемы
(1,3,4), присмотревшись к прогнозу проблем по
оценкам управляемости и наблюдаемости;
- сравните полученные тесты для
схем (1,3,4) по качеству, длине и затратам на
проектирование. Обратите особое внимание на
изменение общей длины теста и средней длины
сегмента теста от схемы к схеме и на то, насколько
это связано с оценками управляемости схем!
Указание 1 - в
качестве примера схемы - см. описания s.rd1 -
схемный модуль ir2.rd1 - 8-разрядный регистр + 2
подсхемы
Указание 2 - для
сравнения результатов проектировани
используйте статистику по обработанным схемам и
спроектированным тестам, которая автоматически
сохраняется работой Test в файле статистики LITMO.sta и
распечатывается работой HISTORY.
В порядке ознакомления:
используя работу VERIOUT, автоматически
спроектировать тест верификации и сравнить его с
результатами ручного проектирования теста.
Предварительно по ModLSI построить модель схемы
в Tw-CAD.
Правила подготовки описани
схемы
В цикле работ применяется 3 вида
описаний:
Анкета имя.ank-для ретрансляции в
имя.cmp-формат PCAD, имя.rd1-формат Tw-CAD,- способ
описания применим только для небольших
комбинационных схем, лаба 1
Формат PCAD имя.cmp - для программ
моделирования T,F, - описание руками не пишем, оно
используется для лаб 2,3,5
Формат Tw-CAD имя.rd1 - для САПР тестового
обеспечения Tw-CAD - способ описания применим для
больших схем, используется для лаб 2,4,5,6
1)Анкета имя.ank - для ретрансляции в
форматы PCAD и Tw-CAD
1-я колонка: "*" вводима
ретранслятором информация,без "*" - это
комментарии пустые строки - чтоб легче читать
сразу после "*" пишется двузначный
код строки, 01 12 13 14 15 16 17
строки с кодами 1 12 13 14 15 16,17 16,17..
вводятся по порядку
строки *16 *17 надо сдублировать по числу
вентилей Вашей схемы
Нумерация: сначала вентили.. с 1, а
затем, после кратного 16 - ..входы,в остальном
порядок нумерации безразличен,возможны пропуски
в нумерации. Допустимы: номера вентилей 0 < N <
100,
и типы вентилей I,ILI,NI,NILI.
NN вентилей и входов, а также типы вентилей надо
поместить в <уголки>..
<уголки> не имеют фиксированного формата и
положения в строке
<тип > - прижат к левому уголку
Нижеследующий конкретный пример можно
найти в файле cxema.ank и переименовать под своим
именем
* 1 Анкета <cxema>.ank - имя в уголках
мелкими буквами..
3 ПРИМЕР ----¬ -----¬ строки 2-11 это
комментарии
11 Нумеруем c "1": сначала вентили..
затем, после кратного 16 - ..входы
*12 Число входов в схеме <2> это 17 и 18
*13 Число выходов в схеме <2> ,
*14 вот они: <3> <2>
*15 Число вентилей в схеме <16> -
округлив 3 до кратного 16 !
*16 У вентиля < 1> типа <NILI> входных
цепей < 1>
*17 <17>
*16 У вентиля < 2> типа <NI > входных
цепей <2>
*17 <17><18>
*16 У вентиля < 3> типа <ILI> входных
цепей <2>
*17 <1>< 2>
смотри: имя.prn - это листинг
исправляй имя.ank - это описание..
слушай .. ПИ-ПИ-есть ОШИБКИ ..
ПИ-есть Предупреждения ..и тишина-все хорошо
2) Формат PCAD имя.cmp - для программ
моделирования T,F, автоматически из имя.ank
3) Формат Tw-CAD имя.rd1 - для схем и схемных
модулей системы автоматизации проектировани
тестового обеспечения Tw-CAD:
1-я колонка строки:
"пробел"-вводимая информация,
"не-пробел"-строка-комментарий
пустые строки, пробелы везде - чтоб
легче читать
после ";" - это комментарии
малые и большие буквы - не различаются
не различаются одинаковые по
начертанию русские и английскикие буквы
B,С,D,H,К,М,О,P,T,X,У, а также цифра 3 и русская буква
"З"
Нижеследующий конкретный пример можно
найти в файле cxema.rd1 см. также примеры ir2.rd1, s.rd1
ПЛАТА: CXEMA ; <----- это заголовок схемы
для Tw-CAD
НЕИЛИ - N1 :
1/ 17, 25/1 ;
! тип_вентиля - имя : номер_контакта /
цепь ";" - конец информации
! или модуля в строке
! цепь должна иметь уникальное имя или номер (по
источнику сигнала)
НЕИ - 2: 1/17, 2/18 ; после ";"-комментарий
* : 25/2; " *: " <--признак
продолжения предыдущей строки
ИЛИ - 3: 1/1, 2/2, 25/3 ;
KOЛOДKA-IN: 1/17, 2/18 ; !
КОЛОДКА-EX: 3/3, 4/2 ;
ПОЯСНЕНИЯ к установке Tw-CAD
в комн.305
1) скопируйте к себе каталог___/zvp/C - это
300кб
2) размещайте свои описания схем в
своем каталоге____/C/test откуда и надо запускать Tw-CAD
3) для Tw-CAD пропишите путь автопоиска
__/zvp/tw/test
"действует ли он?" - проверьте командой PATH
4) подключите русификатор KEYRUS
графических фонтов для заглавного экрана Tw-CAD
Предупреждени: структуру каталога ../C/test =>
не изменть ../C/hlp/F => файлы не трогать!
Кратко о настройке Tw-CAD
Для выполнения работы в параметрах
монитора Tw-CAD пропишите:
ПУТЬ к файлу схемы
полный путь к библиотеке микросхем
DEMO.bet, обычно это ____/C/DEMO.bet,
имя выполняемой работы (из маршрута
или простым набором имени)
При построении модели требуется входной файл с
описанием схемы имя.rd1
При выводе болванки теста надо задать
имя обновляемого выходного файла имя.rd3
Описание каждого из 4 вариантов схемы
должно храниться в отдельном файле имя.rd1
. MODLSI создает файл схемы имя.alf - в нем данные
по схеме. В каталоге ____/C/test будут повлтьс
протоколы по шагам выполняемой работы в виде
текстовых файлов с именами tspr.t* , обновляемых
каждой работой. Протоколы можно просматривать по
F3. Нужные протоколы скопируйте и/или
переименуйте.
Основные проектные работы
из Tw-CAD:
Построение модели схемы
Module - для записи своей схемы
в библиотеку DEMO.bet
ModLSI - для построения модели
схемы с анализом тестопригодности и, возможно,
рекомендациями по изменению схемы - последний
шаг
Pialg=ModLSI+Cover+GateName
- модель схемы и вывод непротиворечивых кубов
P - как Pialg, но с
выводом всех кубов покрытий
Testable - создание рекомендаций
по изменению схемы, рекомендации - последний шаг
см.ошибки на 1-ом, иногда последующих
шагах работ
Проектирование теста
Test - автоматическа генерация
теста контроля оборудования
TestMan - пополнение теста
контроля оборудования наборами, созданными
вручную, например путем коррекции теста от OutLib
VeriOut -автоматическа
генерация теста верификации (только для выходов
схемы)
VeriSim - моделирование на
ручных наборах с целью верификации
Справки
В файле схемы имя.alf хранится вс
информация о схеме и тесте, ее можно просмотреть
без повторного построения модели схемы, а тесты,
выведенные в текстовые файлы, можно затем
скорректировать для верификации:
Cover - для просмотра
кубических покрытий и путей
Grade - для просмотра таблицы
проверок
OutTest - для просмотра теста
контроля оборудования
OutVeri - для просмотра теста
верификации
OutLib - подготовительная -
создает заготовку теста в файле
имя.rd3 , затем этот файл корректируют с тем,
чтобыподготовить тест для моделирования или
анализа качества.
HISTORY – просмотр файла
статистики LITMO.sta , в котором сохраняется
информация об обработанных схемах и построенных
тестах.
РАЗЬЯСНЕНИЯ к
"РИСОВАНИЮ" СХЕМЫ для лаб.6
Все варианты
схем включают 16-разрядный сдвиговый регистр,
который является источником сигналов для 3
экземпляров Вашей комбинационной схемы из
предыдущих работ. 16-разрядный сдвиговый регистр
собран из четырех 4-х разрядных секций.Регистр обеспечивает сигналами 3
копии Вашей схемы, а сам последовательно
получает сигнал с D-входа
К Лабе 6 см. примеры
L:/lang/zvp/с/test/ir2.rd1 - это схема
8-разрядного регистра
L:/lang/zvp/с/test/s.rd1 - это модуль,вроде Вашей
комбинационной схемы
Указание: используя работу Module,
поместите Вашу схему в качестве модуля в
библиотеку DEMO.BET, связав выход схемы с контактом 5
Варианты различаются тем, с каких
разрядов регистра питаются 3 копии Вашей схемы S1,
S2, S3 и тем, что у каждого это своя комбинационная схема. С каких разрядов регистра
получают сигналы 3 Ваши подсхемы в лабе 6 можно
понять из порядкового НОМЕРа варианта в журнале
преподавателей,разберем это трудное дело на
примере:
пусть НОМЕРа варианта- это НОМЕР=5310=3516=
3114 --> 10,16,4 - это система счисления
пусть это 4 СЕКЦИИ СДВИГОВОГО РЕГИСТРА
3 |
2 |
1 |
0 |
<---- D вдвигаем |
3 2 1 0 |
3 2 1 0 |
3 2 1 0 |
3 2 1 0 |
<---- C синхронизация |
3
соединять с X1 - все варианты |
3 X2 |
1 X3 |
1 X4 |
3<--311 - так по НОМЕРУ
варианта коммутируются входы S1 |
X1 2 |
X2 2 |
X3 0 |
X4 0 |
входы
S2
коммутируются по S1 зеркально относительно
середины регистра |
X1 0 |
X2 0 |
X3 2 |
X4 2 |
входы
S3 коммутируются по S1 зеркально относительно
середины каждой секции x1<==>x4 и x2<==>x3 |
Рекомендую
собирать отчет в темпе выполнения работ, чтоб не
забить свой Mб!
Зачетное занятие: представить
сводный отчет по лабам 1-6 и защитить его.
Не собирайте в
отчет все-все, чтобы показать нам, что ВЫ делали
вообще все распечатки-это никому не надо..
собирать все.. Все, что нужно, - оставьте.. Все,
что не нужно - выбросьте! Главное - научитьс
отличать одно от другого.. Желаю удачи! ZVP
Варианты заданий по К&Д
По указанию преподавателя создать
комбинационную схему в заданном базисе по
заданному покрытию
1 |
Xx00 1111
00xx
x110 |
2 |
X00x Xx10
0111
1x01 |
3 |
01x1 1x01
x110
101x |
4 |
X1x0 000x
101x
1x01 |
5 |
Xx11 00x1
101x
1000 |
6 |
110x 011x
x111
1001 |
7 |
X101 X110
101x
11x1 |
8 |
0x01 x111
1x10
000x |
9 |
10x1 1x01
110x
x100 |
10 |
0x10 011x
x101
x100 |
11 |
X101 01x1
x110
100x |
12 |
0x00 010x
1x11
101x |
13 |
10xx 01x1
1x01
000x |
14 |
1111 x110
00xx
xx00 |
15 |
Xx10 0111
x00x
1x01 |
16 |
X110 1x01
01x1
101x |
17 |
101x x1x0
000x
1x01 |
18 |
101x xx11
00x1
1000 |
19 |
X111 1001
011x
110x |
20 |
X110 101x
x101
11x1 |
21 |
1x10 0x01
000x
x111 |
22 |
1x01 110x
x100
10x1 |
23 |
X101 011x
1100
0x10 |
24 |
X110 100x
x101
01x1 |
25 |
101x 010x
1x11
0x00 |
26 |
1x01 01x1
10xx
000x |
|
|
|
|
|
. |